Observé chez
Senior Design Verification Engineer SoC
Électronique
Informatique
Nice
SystemVerilogUVMStingrayvManagerVS Code
Rôle
Vérification SoC et environnements UVM avancés leadership technique
Technologies
SystemVerilogUVMStingrayvManagerVS Code
Contextes
Semiconducteurs
Compétences
Vérification SoCEnvironnements SystemVerilog/UVMAssertions SystemVerilogTests aléatoires contraintsCouverture fonctionnelleArchitecture de vérificationIntégration subsystèmeProductivité d'ingénierie
Challenges détectés
2 enjeux- Optimisation
Optimiser la productivité d'ingénierie via VS Code et workflows assistés par IA
- Optimisation
Renforcer la vérification de protocoles et de conception via assertions



