Observé chez
Design Verification Engineer SoC
Électronique
Informatique
Nice
SystemVerilogUVM
Rôle
Vérification SoC et environnements UVM résolution de défauts complexes
Technologies
SystemVerilogUVM
Contextes
Semiconducteurs
Compétences
Vérification SoCEnvironnements SystemVerilog/UVMAssertions SystemVerilogTests aléatoires contraintsCouverture fonctionnelleRésolution de défauts RTL/testbenchIntégration firmware
Challenges détectés
1 enjeu- Optimisation
Résoudre les défauts complexes entre RTL, testbench, firmware et intégration subsystème



